Hlavní stránka > Výsledky hledání: keywords:"DE5-NET Development Kit"
Hledej:
Tipy pro vyhledávaní :: Rozšířené hledání
Hledej ve sbírkách:
Seřadit podle: Zobrazit výsledky: Výstupní formát:
Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.00 vteřin. 
IMPLEMENTATION OF 10GbE TECHNOLOGY USING DEVICE WITH FPGA MODULE
 Macko, Peter ; Šťáva, Martin (oponent) ; Fujcik, Lukáš (vedoucí práce)
The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.
Úplný záznam
IMPLEMENTATION OF 10GbE TECHNOLOGY USING DEVICE WITH FPGA MODULE
 Macko, Peter ; Šťáva, Martin (oponent) ; Fujcik, Lukáš (vedoucí práce)
The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.
Úplný záznam

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.
Digitální repozitář :: Hledej :: Nový záznam :: Personalizace :: Nápověda
Powered by Invenio v1.1.2
Spravuje admin.invenio@techlib.cz
Tato stránka je dostupná také v následujících jazycích:
Česky  English